Հրապարակման մանրամասներ:

Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։

Ամսագրի կամ հրապարակման վերնագիր:

ՀՀ ԳԱԱ և ՀՊՃՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and SEUA: Technical Sciences

Հրապարակման ամսաթիւ:

2004

Հատոր:

57

Համար:

2

ISSN:

0002-306X

Պաշտոնական URL:

Այլ վերնագիր:

Թվային սխեմաների որոշիչ ճանապարհների ժամանակային հապաղումների նվազարկման ալգորիթմ; Digital circuit minimization algorithm of critical path delays

Աջակից(ներ):

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Ծածկոյթ:

324-330

Ամփոփում:

Дан анализ эффективности существующих алгоритмов оптимизации цифровых схем при разных технологических процессах. С целью уменьшения задержек критических путей предложен метод посттопологической оптимизации цифровых схем посредством реструктуризации и перераспределения логических схем. Դիտարկված են թվային ինտեգրալ սխեմաների նախագծման ընթացքում ծագող միջմիացումների հետ կապված խնդիրները տարբեր տեխնոլոգիական գործընթացների դեպքում: Բերված է լավարկման տարբեր ալգորիթմերի համեմատական վերլուծությունը: Առաջարկված է թվային ինտեգրալ սխեմաների հապաղումների նվազարկման նոր ալգորիթմ` հիմնված տարրերի վերադասավորման և տեղաբաշխման վրա: The efficiency of existing algorithms for digital circuit optimization at different technologies are analyzed. To decrease the critical path delays, a method of posttopological optimization of digital circuits by means of restructuring and placement of logical circuits has been proposed.

Հրատարակութեան վայրը:

Երևան

Հրատարակիչ:

ՀՀ ԳԱԱ հրատ.

Ստեղծման ամսաթիւը:

2004-12-15

Ձեւաչափ:

pdf

Նոյնացուցիչ:

oai:arar.sci.am:32180

Դասիչ:

АЖ 413

Թուայնացում:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան

Բնօրինակին գտնուելու վայրը:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան