Հրապարակման մանրամասներ:

Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։

Ամսագրի կամ հրապարակման վերնագիր:

ՀՀ ԳԱԱ և ՀՊՃՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and SEUA: Technical Sciences

Հրապարակման ամսաթիվ:

2024

Հատոր:

77

Համար:

4

ISSN:

0002-306X

Պաշտոնական URL:

Լրացուցիչ տեղեկություն:

Геворгян А. Х., Գևորգյան Ա. Խ.

Այլ վերնագիր:

Արագագործ serdes համակարգերում տվյալների և տակտային ազդանշանի վերականգնման շղթայի հապաղման բարելավման մեթոդ ; Метод улучшения задержки для контура восстановления тактовых данных в высокоскоростных serdes системах

Աջակից(ներ):

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Ծածկույթ:

502-508

Ամփոփում:

High-speed serializer/deserializer (SerDes) systems are essential for enabling rapid and reliable data transfer in modern digital communication interfaces. Central to their operation is the clock and data recovery (CDR) circuit, which reconstructs a clean sampling clock from incoming serial data streams to ensure accurate data interpretation. Among various architectures, dual-loop CDRs combining both frequency and phase tracking loops have become prominent for their ability to handle frequency offsets and maintain precise phase alignment. The timing characteristics within these CDR loops, including synchronization between digital control signals and clock domains, play a critical role in overall performance. Improper timing management can introduce jitter, glitches, or metastability, directly impacting the bit error rate and reliability of high-speed links. Thus, careful attention to timing such as the use of synchronizing elements like D-latches is vital for robust, low-jitter CDR operation in high-speed SerDes applications. While a D-latch is commonly employed to synchronize and stabilize the transfer of digital control codes from the CDR loop to the phase mixer (PMIX), its use introduces certain drawbacks like timing errors in the loop. This is the potential cause of BER degradation which is a crucial parameter to meet the industry compliance standards. The usage of the proposed method improves jitter tolerance resulting in an additional design logic and in a negligible area increase․

Հրատարակության վայրը:

Երևան

Հրատարակիչ:

«Պոլիտեխնիկ» տպ.

Ձևաչափ:

pdf

Նույնացուցիչ:

oai:arar.sci.am:427591

Դասիչ:

АЖ 413

Թվայնացում:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան

Բնօրինակի գտնվելու վայրը:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան