Հրապարակման մանրամասներ:

Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։

Ամսագրի կամ հրապարակման վերնագիր:

ՀՀ ԳԱԱ և ՀՊՃՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and SEUA: Technical Sciences

Հրապարակման ամսաթիվ:

2024

Հատոր:

77

Համար:

3

ISSN:

0002-306X

Պաշտոնական URL:

Լրացուցիչ տեղեկություն:

Մանուկյան Ա. Գ., Манукян А. Г.

Այլ վերնագիր:

FTL հիշասարքի կարգավորիչի նախագծումը և ֆունկցիոնալ ստուգումը UVM մեթոդաբանությամբ ; Проектирование и верификация контроллера памяти FTL на основе UVM

Աջակից(ներ):

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Ծածկույթ:

367-374

Ամփոփում:

This paper presents the design and implementation of a memory controller based on FIFO-to-FIFO transfer level (FTL) design methodology, which lifts the abstraction level from RTL to value-passing semantics of FIFO to FIFO transactions, or mixed model where global communication is done with FTL and local modules can be implemented with lower level abstractions such as RTL. While FTL architectures provide a powerful framework for handling complex data transactions, verifying these designs poses significant challenges due to their intricate communication patterns and timing violations. For the functional verification of such systems, a special testing environment is needed where the data transfers with FIFO modules will be calculated. To create such a testing environment, the Universal Verification Methodology (UVM) is used, which makes it possible to perform testing that meets the modern requirements of digital circuits. The proposed method makes it is possible to test the FTL memory controller by increasing the test coverage to 100%.
Ներկայացվում են հերթային բուֆերացվող տարրերի փոխանցման մակարդակով (ՀԲՏՓՄ) նախագծման մեթոդաբանության վրա հիմնված հիշողության կարգավորիչի նախագծումը և իրականացումը, որը բարձրացնում է ռեգիստրների փոխանցման մակարդակից (ՌՓՄ) FIFO մոդուլների վրա հիմնված փոխանցման վերացականության մակարդակը, որտեղ գլոբալ հաորդակցությունը կատարվում է հերթային բուֆերացնող տարրերով, իսկ տեղական մոդուլներում՝ ՌՓՄ-ով։ Այսպիսի համակարգերի ֆունկցիոնալ ստուգման համար անհրաժեշտ է հատուկ թեստավորման միջավայր, որտեղ հաշվարկված կլինեն տվյալների տեղափոխությունները հերթային բուֆերացնող մոդուլներով։ Այդպիսի թեստավորման միջավայր ստեղծելու համար օգտագործվել է UVM մեթոդաբանությունը, որը հնարավորութհյուն է տալիս կատարել թվային սխեմաների արդիական պահաջներին համապատասխանող թեստավորում։ Առաջարկված մեթոդը հնարավորություն է տալիս ստուգելու ՀԲՏՓՄ հիշողության կարգավորիչը՝ թեստավորման ծածկույթը հասցնելով 100%:
Представлены проект и реализация контроллера памяти на основе методологии проектирования FTL (уровень передачи FIFO-to-FIFO), которая переводит уровень абстракции с RTL до семантики передачи значений транзакций FIFO-FIFO или смешанной модели, где глобальная связь осуществляется с помощью FIFO, а локальные модули могут быть реализованы с помощью абстракций более низкого уровня, таких как RTL. Хотя архитектуры FTL обеспечивают мощную структуру для обработки сложных транзакций, проверка этих конструкций создает значительные проблемы из-за их сложных схем связи и проблем своевременных транзакций. Для функциональной проверки таких систем необходима специальная тестовая среда, в которой будут рассчитываться передачи данных с помощью модулей FIFO. Для создания такой тестовой среды была использована методология UVM, которая позволяет выполнять тестиро- вание, отвечающее современным требованиям цифровых схем. Предлагаемый метод позволяет тестировать контроллер памяти FTL, увеличивая покрытие до 100%.

Հրատարակության վայրը:

Երևան

Հրատարակիչ:

«Պոլիտեխնիկ» տպ.

Ձևաչափ:

pdf

Նույնացուցիչ:

oai:arar.sci.am:397099

Դասիչ:

АЖ 413

Թվայնացում:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան

Բնօրինակի գտնվելու վայրը:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան