Հրապարակման մանրամասներ:

Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։

Ամսագրի կամ հրապարակման վերնագիր:

ՀՀ ԳԱԱ և ՀՊՃՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and SEUA: Technical Sciences

Հրապարակման ամսաթիվ:

2023

Հատոր:

76

Համար:

1

ISSN:

0002-306X

Պաշտոնական URL:

Լրացուցիչ տեղեկություն:

Абгарян Г. А., Галстян А. А., Арутюнян Г. А․, Abgaryan G. A., Galstyan A. A., Harutyunyan G. A.

Այլ վերնագիր:

Сокращение последствий взаимодействия проводов в интегральных схемах путем оптимизации дерева синхросигналов ; Reducing the Consequences of the Wire Interconnections InIntegrated Circuits by Optimizing the Clock Tree

Աջակից(ներ):

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Ծածկույթ:

93-100

Ամփոփում:

Ինտեգրալ սխեմաների վերջին տարիներին զարգացմանը զուգընթաց դրանցում լարերի միջև փոխազդեցությունների դերը հնարավոր չէ հաշվի չառնել, քանի որ դրանք հանգեցնում են սխեմայի գործառական սխալների։ Մշակվել է մեթոդ, որը թույլ է տալիս հաշվի առնել փոխազդեցությունների հետևանքները թվային ինտեգրալ սխեմաներում սինքրոազդանշանային ծառի կառուցման ընթացքում։ Կատարվել են հիշասարքերի թեստավորման համակարգերում փոխազդեցությունների երևույթի հետազոտություն և նվազեցում՝ թեստավորման համակարգում սինքրոազդանշանային ծառի լավարկմամբ։
Наряду с развитием интегральных схем (ИС) в последние годы невозможно игнорировать роль взаимодействия в проводах, поскольку это приводит к ошибкам в работе ИС. Разработан метод, позволяющий учитывать эффекты взаимодействия при построении дерева синхросигналов. Проведены исследования снижения последствий взаимодействия в системах тестирования памяти за счет совершенствования дерева синхросигналов.
With the development of integrated circuits in recent years, the role of interconnections between wires in them cannot be ignored, because it leads to functional errors of the circuit. A method has been developed that allows to take into account the effects of interconnections during the clock tree synthesis. The interconnection phenomena in memory testing systems are examined and reduced by enhancing the testing system's clock tree.

Հրատարակության վայրը:

Երևան

Հրատարակիչ:

«Պոլիտեխնիկ» տպ.

Ձևաչափ:

pdf

Նույնացուցիչ:

oai:arar.sci.am:366501

Դասիչ:

АЖ 413

Թվայնացում:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան

Բնօրինակի գտնվելու վայրը:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան