Հրապարակման մանրամասներ:
Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։
Ամսագրի կամ հրապարակման վերնագիր:
Հրապարակման ամսաթիվ:
Հատոր:
Համար:
ISSN:
Պաշտոնական URL:
Լրացուցիչ տեղեկություն:
Վերնագիր:
A real number modeling flow of an analog-to-digital converter
Այլ վերնագիր:
Անալոգաթվային կերպափոխիչի իրական թվերով մոդելավորման երթուղու նկարագրությունը ; Маршрут моделирования аналого-цифрового преобразователя на действительных числах
Ստեղծողը:
Melikyan, V. Sh. ; Hovhannisyan, V. D. ; Grigoryan, M. T. ; Avetisyan, A. A. ; Grigoryan, H. T.
Աջակից(ներ):
Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)
Խորագիր:
Չվերահսկվող բանալի բառեր:
analog-to-digital converter ; System Verilog ; Universal Verification Methodology (UVM) ; Real Number Modeling (RNM) ; Co-simulation
Ծածկույթ:
Ամփոփում:
The process of real number modeling of an ADC converter in SystemVerilog environment is introduced. The analog macros which are described in digital environment usually cause problems during verification as they are not properly described. The digital models are not able to show analog signals; hence they are not able to have a high verification coverage. The real number modeling (RNM) suggests a solution which significantly increases the analog verification coverage and keeps the simulation time lower compared to the existing alternatives like Co-simulation. The RNM simulation runs 2 or more times faster than the equivalent Spice simulation.
Նկարագրված է անալոգաթվային կերպափոխիչի իրական թվերով մոդելավորման գործընթացը SystemVerilog միջավայրում։ Անալոգային բջիջները, որոնք նկարագրված են լինում թվային միջավայրում, սովորաբար թեստավորման ընթացքում խնդիրներ են առաջացնում ոչ պատշաճ նկարագրված լինելու պատճառով։ Թվային մոդելները ունակ չեն ցուցադրելու անալոգային ազդանշաններ. հետևաբար՝ դրանք ի վիճակի չեն ունենալու ստուգման լայն ծածկույթ։ Իրական թվերով մոդելավորմամբ առաջարկվում է լուծում, որը զգալիորեն մեծացնում է անալոգային ստուգման ծածկույթը և թույլ է տալիս ունենալ ավելի կարճ նմանարկման ժամանակ՝ համեմատած գոյություն ունեցող այլընտրանքներին, որոնցից է, օրինակ՝ համանմանարկումը։ Իրական թվերով մոդելավորված կերպափոխիչի նմանարկումը ընթանում է 2 կամ ավելի անգամ արագ՝ համարժեք Spice մոդելավորման համեմատ:
Представлен маршрут моделирования аналого-цифрового преобразователя на действительных цифрах в среде SystemVerilog. Аналоговые цепи, которые описываются в цифровой среде, обычно приводят к проблемам во время тестирований, поскольку не описываются должным образом. Цифровые модели не способны описывать аналоговые сигналы, следовательно, они не способны иметь высокий охват проверки. Моделирование на действительных числах предлагает решение, которое значительно увеличивает охват аналогового тестирования и сохраняет время моделирования ниже, чем существующие альтернативы, такие как совместное моделирование. Моделирование на действительных числах работает в два или более раз быстрее, чем эквивалентное моделирование Spice.
Հրատարակության վայրը:
Երևան
Հրատարակիչ:
Տեսակ:
Ձևաչափ:
Դասիչ:
Թվայնացում:
ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան