Հրապարակման մանրամասներ:

Լույս է տեսնում 1948 թվականից՝ տարին 4 անգամ։

Ամսագրի կամ հրապարակման վերնագիր:

ՀՀ ԳԱԱ և ՀԱՊՀ Տեղեկագիր. Տեխնիկական գիտություններ =Proceedings of the NAS RA and NPUA: Technical Sciences

Հրապարակման ամսաթիվ:

2019

Հատոր:

72

Համար:

2

ISSN:

0002-306X

Պաշտոնական URL:

Այլ վերնագիր:

Գերցածր հզորությամբ համակարգերում d տրիգերի մշակումը; Разработка д триггера для систем со сверхнизким энергопотреблением

Աջակից(ներ):

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Ծածկույթ:

210-216

Ամփոփում:

In this article a new circuit technique to reduce the dynamic mode power of the D Flip-Flop is proposed. An enhancement over well-known Flip-Flop circuit is presented to reduce the number of transistors and hence to reduce the power consumption. The circuit is implemented and tested in SAED32nm library. An example of the circuit usage and method efficiency is provided in this paper. Առաջարկվում է նոր սխեմատիկ մեթոդ՝ D տրիգերի դինամիկ ռեժիմում ծախսած հզորության նվազարկման համար։ Հայտնի D տրիգերի սխեմայի բարելավումը թույլ է տալիս նվազեցնել տրանզիստրների քանակը, արդյունքում՝ նաև հզորության ծախսը։ Սխեման մշակված և ստուգված է ՍԱՈՒԴ 32 նմ տեխնոլոգիայով։ Հոդվածում ներկայացված է նաև սխեմայի կիրառման և մեթոդի արդյունավետության օրինակ: Предложена новая схема для снижения мощности динамического режима D триггера. Улучшение известной схемы D триггера позволяет сократить количество транзисторов и, следовательно, снизить используемую мощность. Схема реализована и протестирована с использованием библиотеки SAED 32 нм. В статье также представлен пример использования схемы и показана эффективность метода.

Հրատարակության վայրը:

Երևան

Հրատարակիչ:

ՀՀ ԳԱԱ հրատ.

Ստեղծման ամսաթիվը:

2019-05-09

Ձևաչափ:

pdf

Նույնացուցիչ:

oai:arar.sci.am:33230

Դասիչ:

АЖ 413

Թվայնացում:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան

Բնօրինակի գտնվելու վայրը:

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան