Генерация и интерпретация сканирующих цепочек систем на чипах с помощью системы обработки шаблонов

Չիպերի վրա հիմնված համակարգերի սկանավորող շղթաների գեներացիա և ինտերպրետացիա՝ շաբլոնների մշակման համակարգերի օգնությամբ; SoC scan chain generation and interpretation via TPS

Т. Р. Атоян

Պատ․ խմբ․՝ Ա․ Գ․ Նազարով (1957-1964) ; Մ․ Վ․ Կասյան (1964-1988) ; Ռ․ Մ․ Մարտիրոսյան (1989-2017 ) ; Գլխավոր խմբ․՝ Վ․ Շ․ Մելիքյան (2018-)

Technology

Աթոյան Տ. Ռ. ; Atoyan T. R. ; на чипах ; тестирование ; сканирующие цепочки ; шаблоны ; обработка

109-114

Предлагается методология создания тестовой среды, основанной на технике обработки шаблонов путем ее представления на языке CTL и специальной системе обработки шаблонов (TPS). Рассмотрены средства автоматизации генерации и интерпретации контента сканирующих цепочек для Систем на Чипах (SoC) с целью тестирования и отладки в соответствии со спецификациями пользователей. Առաջարկվում է տեստային միջավայրի ստեղծման` շաբլոնների մշակման տեխնիկայի վրա հիմնված մեթոդոլոգիա՝ CTL լեզվով նրա ներկայացման և շաբլոնների մշակման հատուկ համակարգի (TPS) միջոցով: Դիտարկված են չիպերի վրա հիմնված համակարգի (SoC) սկանավորող շղթաների կոնտենտի գեներացիայի և ինտերպրետացիայի ավտոմատացման միջոցները՝ նրանց տեստավորման և կարգաբերման համար` օգտագործողի դասակարգմանը համապատասխան: A methodology of a testing environment design based on template processing technique was proposed for implementation of CTL and a special Template Processing System based on the methodology was developed. The current paper focuses on an automatic generation and interpretation of custom SoC debug scan chains via TPS. A special set of templates, an extension to TPS, is built to facilitate the solution of the problem.

Երևան

ՀՀ ԳԱԱ Հիմնարար գիտական գրադարան