A Universal Verification Methodology Test Environment Generator - Harutyunyan, S. A. («Պոլիտեխնիկ» տպ.)
A tool that will generate UVM test environment is presented. After the verificat-ion plan has been finalized, the verification process starts by creating the test environment. During some period, there are no verification results, since the test environment is not ready. The tool which is presented here is an automated way of generating the test environment from GUI, which provides a complete test environment in a complete state leading to drastic time reduction in the verification process. Ցույց է տրվել համապիտանի վերիֆիկացիայի մեթոդաբանությամբ թեստավորման միջավայր գեներացնելու գործիք։ Ստուգման պլանի վերջնականացումից հետո ստուգման գործընթացը սկսվում է թեստավորման միջավայրի ստեղծումից։ Որոշ ժամանակ որևէ ստուգման արդյունք դեռևս հասանելի չէ, քանի որ ստուգման միջավայրը դեռ պատրաստ չէ։ Գործիքը, որը ցուցադրվում է, թույլ է տալիս ավտոմատացված կերպով գեներացնել թեստավորման միջավայր գրաֆիկական ինտերֆեյսի (ԳԻ) միջոցով։ Այն տալիս է ամբողջական թեստավորման միջավայրը՝ պատրաստի վիճակում, որը հանգեցնում է ստուգման գործընթացի տևողության կտրուկ նվազման։ Представлена программа генерации тестируемой среды универсальной методологии проверки. После завершения плана верификации процесс верификации начинается с создания тестируемой среды. Некоторое время никаких результатов верификации не получено, так как тестируемая среда не готова. Представленная в работе программаэто автоматизированный путь генерации тестируемой среды с графического интерфейса, которая предоставляет эту среду в завершенном виде, что кардинально снижает время процесса верификации.
Keywords: Microelectronics