@misc{Melikyan_V._Sh._Development,
 author={Melikyan, V. Sh. and Galstyan, A. A. and Ghukasyan, S. A. and Ghazaryan, A. A. and Karapetyan, E. E.},
 address={Երևան},
 howpublished={online},
 publisher={«Պոլիտեխնիկ» տպ.},
 abstract={Clock synthesis, routing optimization, placement and logic optimization are the three primary phases of physical design implementation. Since clock network synthesis uses at least 30% of the entire power budget, it is one of the crucial steps. Power consumption for high-performance blocks can reach 50% of the entire power. Not only would a high-quality clock tree will fix timing violations, but it will also minimize power usage and routing resource use. A new neural network based parameterized model is proposed in this paper, which can be used to obtain not only the list of logic elements, but it also can predict the circuits timing behaviour. Different ICs using SAED 14 and 32 nm technologies are designed using the proposed method. Սինքրոազդանշանային ծառի, միջմիացումների և տեղաբաշխման լավարկումը ֆիզիկական նախագծման երեք հիմնական փուլերն են: Քանի որ սինքրոազդանշանային ծառն օգտագործում է ամբողջ էներգիայի առնվազն 30%-ը, հետևաբար՝ այն ֆիզիկական կարևոր փուլերից մեկն է: Բարձր արդյունավետությամբ ինտեգրալ սխեմաների համար էներգիայի սպառումը կարող է հասնել ամբողջ էներգիայի 50%-ին: Լավարկված սինքրոազդանշանային ծառը ոչ միայն կուղղի ժամանակի խախտումները, այլև կնվազեցնի և՛ էներգիայի, և՛ միջմիացումների ռեսուրսի օգտագործումը: Առաջարկվում է նեյրոնային ցանցի վրա հիմնված նոր պարամետրացված մոդել, որը կարող է օգտագործվել ոչ միայն տրամաբանական տարրերի ցանկը ստանալու համար, այլև կանխատեսում է սխեմաների ժամանակային պարամետրերը սինքրոազդանշանային ծառի նախագծման ընթացքում: Պարամետրերը գնահատելու համար առաջարկված մեթոդով նախագծվել են տարատեսակ ինտեգրալ սխեմաներ՝ ՍԱՈՒԴ 14 և 32 նմ տեխնոլոգիաներով: Оптимизация синхросигналов, межсоединений и размещения — три основных этапа физического проектирования. Поскольку дерево синхронизации потребляет не менее 30% общей энергии, следовательно, это один из важных этапов. Для высокоэффективных блоков потребление энергии может достигать 50% от общего объема энергии. Оптимизированное дерево синхронизации не только исправит нарушения синхронизации, но также снизит энергопотребление и использование ресурсов межсетевого соединения. В данной статье предлагается новая параметризованная модель на основе нейронной сети, которую можно использовать не только для получения списка логических элементов, но и для прогнозирования временных параметров схем при построении дерева синхросигналов. С использованием предложенного метода оценки параметров были спроектированы различные интегральные схемы с технологиями САУД 14 и 32 нм.},
 title={Development of parameterized model of logic elements at clock tree synthesis},
 type={Հոդված},
 keywords={Microelectronics},
}